FPGA BASE E VHDL

Data di Inizio: martedì 17 maggio 2011
Data di Fine: giovedì 30 giugno 2011
Orario: dalle 9:30 alle 17:30
Luogo: Mappa
Costo: Gratuito



Programma

Martedì 17/5
Cenni sulle architetture delle FPGA e dei linguaggi per la descrizione dell’hardware (HDL)
Confronto tra la metodologia progettazione tradizionale e quella basata su HDL e FPGA
Caratteristiche dei linguaggi HDL Timing e concorrenza
Fasi di progettazione con linguaggi HDL
Entità definite in VHDL: costanti, variabili, segnali
Tipi di dato predefiniti in VHDL
Formalismo scalare e vettoriale
Operatore di concatenamento
Operatori logici predefiniti
Il tipo integer, natural, positive, real. time
Modellazione di ritardi: inerziale e puro

Martedì 24/5
Un semplice esempio per iniziare
Testbench e simulazione
XIlinx ISE e ISIM
Modello entity & architecture
Titpica struttura del codice VHDL
Elaborazione concorrente
Elaborazione sequenziale: process e sensitivity list Aggiornamento dei segnali e delta delay

Martedì 31/5
Concurrent statements: when-else / with-select-when
Caso di studio: latch SR
Operatori relazionali definiti in VHDL
Sequential statements: if-then-else / if-then-elsif-else / case-when-others
Generazione di segnali periodici con wait Statement wait until e wait on

Lunedì 6/6
Il tipo STD_LOGIC
Attributi dei segnali
Caso di studio: il Flip-Flop D
FFD con segnali asincroni
Approfondimento su segnali e variabili
Caso di studio: contatore modulo N con reset asincrono Mapping del contatore su una development board basata su Xilinx Spartan
Esercitazioni: progetti di reti logiche sequenziali in VHDL

Giovedì 30/6
Caso di studio: centrale semaforica
Definizione di nuovi tipi
Attributi dei tipi scalari
Array e attributi
Esempi di ROM con array
Funzioni di conversione tra tipi
Macchina stati finiti: modello di Moore e Mealy
Esercitazioni: progetti di reti logiche sequenziali in VHDL.



Download Documentazione



(65.552 KB)

01 - Introduzione 01 - Introduzione
Prof. Stefano Mattoccia (1.199 KB)

02 - Linguaggio VHDL - Parte 1/2 02 - Linguaggio VHDL - Parte 1/2
Prof. Stefano Mattoccia (356 KB)

03 - Linguaggio VHDL - Parte 2/2 03 - Linguaggio VHDL - Parte 2/2
Prof. Stefano Mattoccia (319 KB)

04 - Mapping di un progetto VHDL su FPGA 04 - Mapping di un progetto VHDL su FPGA
in collaborazione con: Davide Nanni, Andrea Bucaletti e Domenico Di Carlo (1.025 KB)

Codice Codice
in collaborazione con: Davide Nanni, Andrea Bucaletti e Domenico Di Carlo (2.484 KB)

05 - Progetto VHDL e Sintesi su FPGA di un processore RISC pipelineda 32 bit 05 - Progetto VHDL e Sintesi su FPGA di un processore RISC pipelineda 32 bit
Prof. Stefano Mattoccia (713 KB)

06 - Introduzione all’ambiente XilinxISE 12.3 e ISIM 06 - Introduzione all’ambiente XilinxISE 12.3 e ISIM
Prof. Stefano Mattoccia (1.711 KB)

Getting Started with the Xilinx Spartan-6 FPGA SP605 Evaluation Kit Getting Started with the Xilinx Spartan-6 FPGA SP605 Evaluation Kit
XILINX Evaluation Board (25.702 KB)

Spartan-3E FPGA Starter Kit Board User Guide Spartan-3E FPGA Starter Kit Board User Guide
XILINX Evaluation Board (7.519 KB)

Datasheet Kintex 7, Spartan 3E, Spartan 6, Zynq 7000 Datasheet Kintex 7, Spartan 3E, Spartan 6, Zynq 7000
XILINX Datasheet (5.061 KB)

Complementi ed Esercizi di Reti Logiche Complementi ed Esercizi di Reti Logiche
Prof. Stefano Mattoccia (535 KB)

Complementi ed Esercizi di Reti Logiche in VHDL Complementi ed Esercizi di Reti Logiche in VHDL
in collaborazionecon Francesco Maria Sprotetto (376 KB)

Codice esercitazioni VHDL Codice esercitazioni VHDL
in collaborazionecon Francesco Maria Sprotetto (21.562 KB)



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